「Verilog学习笔记」根据状态转移表实现时序电路

专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

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分析

可得逻辑表达式为

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可得逻辑表达式为

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`timescale 1ns/1ns

module seq_circuit(
      input                A   ,
      input                clk ,
      input                rst_n,
 
      output   wi服务器托管网re        Y   
);
    reg q0, q1 ; 

    always @ (posedge clk or negedge rst_n) begin 
        if (~rst_n) begin 
            q1 

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