声明
下面的题目作答都是自己认为正确的答案，并非官方答案，如果有不同的意见，可以评论区交流。
这些题目也是笔者从各个地方收集的，感觉有些题目答案并不正确，所以在个别题目会给出自己的见解，欢迎大家讨论。
因为这里我只会设计的题目，所以验证的题目我就没放上去了
题目
1.关于亚稳态的描述错误的是（）
A.多用几级寄存器打拍可以消除亚稳态。
B.亚稳态是极不稳定的，理论上来讲处在亚稳态的时间可以无限长。
C.亚稳态稳定到 0 或者 1，是随机的，与输入没有必然的关系。
D.如果数据传输中不满足触发器的建文时间 Tsu 和保持时间 Th，可能产生亚稳态。
亚稳态无法消除，只能尽量避免
A
2.一段程序如下，请问在 45 这个时刻上，A B 的值各是多少（）
fork
begin
A=1；
#20A=0；
#30A=1；
#50A=0;
end
begin
B=1；
#20 B=0；
#30 B=1；
#50 B=0.
end
join
A.0，1
B.0，0
C.1，0
D.1，1
B
解析：fork_join 内部 begin_end 块，并行执行，45 时刻均为 0，55 均为 1
3.下列关于综合的说法哪项是不正确的（）
A.综合（Synthesis）简单地说就是将 HDL 代码转化为门级网表的过程
B.综合由 Translation 和 Mapping 两个步骤组成
C.Mapping 把用 GTECH 库元件构成的电路映射到某一特定厂家的工艺库上
D.Translation 是指把 HDL 语言描述的电路转化为用 GTECH 库元件组成的逻辑电路的过程
解析：综合是将 RTL 转换成门级网表（gate‐level netlist）的过程。综合过程分为转换
（translation），优化（optimization）、映射（mapping）。
综合工具先通过 read 命令将 RTL 代码转化成通用的布尔等式，即 GTECH（generic
technology）。然后执行 compile 命令，根据设计者施加的延时，面积等约束，对网表进行优化。最后将 RTL 网表映射到工艺库上，成为一个门级网表。门级网表输入到布局布线工具， 由它产生 GDSll 文件，验证正确后，交付芯片生产商制造。 综合以时序路径为基础进行优化。DC 在对设计做综合时，其过程包括了进行静态时
序分析（static timing analysis STA）。DC 使用内建的时序分析器把设计分解成多条时间路径，
然后根据设计的约束对路径进行优化。如果某条路径的延时大于约束的值，则时序违例。也
可以用 Prime Time 作静态时序分析。PT 是独立的时序分析器，主要用于整个芯片门级电路的静态时序分析
B
4.当功能覆盖率（Functional Coverage）达到 100%，可以说明：（）
A.DUT 的功能点已经 100%覆盖。
B.功能覆盖率（FunctionalCoverage）对应的 DUT 响应是正确的。
C.某些令人关注的情况已经得到测试覆盖。
D.验证工作可以结束
C
5.使用相同时钟沿的同步数字电路，以下因素和最高工作频率无关的是：（C）
A.触发器之间最长的组合逻辑
B.触发器的建立/保持时间
C.时钟低电平持续时间
D.逻辑块间互连布线长度
解析：对于同步数字电路的最高频率，主要取决于关键路径是否能够收敛，那么就和 a,c,d
有关系。时钟的低电平持续时间主要影响到时钟信号的有效性。需要做 clock pulse width 检
测，保证该时钟沿能正确地被寄存器采集。如果不满足，则逻辑功能有问题，和最高工作频
率无关
6.同步电路设计中出现 setup time 不满足，不可以采用下面哪种措施解决（）
A.增加时钟频率
B.减小信号延迟
C.pipeline
D.降低时钟频率
A
7.下列说法正确的是（）
A.设计异步 FIFO 时采用格雷码的原因主要是为了省功耗
B.对单比特控制信号打两拍后可以完全避免了亚稳态
C.异步处理需要考虑发送和接收时钟之间的频率关系
D.尽量将异步逻辑和同步逻辑剥离开，分别在不同的模块中实现
C
8.Moore 状态机和 Mealy 状态机的差异在（）是否相关。
A.状态和输入信号
B.输出信号和状态
C.输出信号和输入信号
D.状态和输出信号
解析：Moore 型的输出只与当前状态有关
Mealy 型的输出还与输入相关
C
9.计算机执行程序时，在（）服务器托管的控制下，逐条从内存中取出指令、分析指令、执行指令。
A.控制器
B.运算器
C.存储器
D.I/o 设备
A
10.相互间相位固定且频率相同的时钟就是同步时钟（）
A.正确
B.错误
解析：时钟频率是整倍数，并且相互之间的相位是固定而且相差可预知的，才可以称得上是
同步时钟
A
11.下面的 verilog 代码：timescale1ns/100ps
initial
clk=1’b0
always#100clk 产生的时钟频率是：（）
A.5MHz
B.10 MHz
C.100MHz
D.50MHz
解析：1/200ns =5MHz
A
12.如果该 class 会被继承，则该 class 所有定义的 function/task 都需要加 virtual（）
A.正确
B.错误
B
13.bit、logic、reg 都是 4 态数据类型()
A.正确
B.错误
解析：bit 是 2 值逻辑
B
在SystemVerilog中，bit、logic和reg是用于表示变量的数据类型，但它们并不都是4态数据类型：
bit：是一个2态数据类型，只能表示0或1。它用于建模数字电路中的二进制值，没有未知（x）和高阻态（z）。
logic：是一个4态数据类型，可以表示0、1、x（未知）和z（高阻态）。logic是SystemVerilog中引入的数据类型，旨在取代Verilog中的reg和wire，使得单一数据类型可以用于建模可综合的寄存器和非可综合的逻辑网。
reg：在Verilog中，reg并不直接对应于物理寄存器，它是一种4态数据类型，可以表示0、1、x和z。在SystemVerilog中，reg类型被logic类型所取代，但出于向后兼容的目的仍然存在。
因此，bit是2态数据类型，而logic和reg是4态数据类型。
14.关于亚稳态，以下说法错误的是（）
A.亚稳态出现的概率与器件工艺，时钟频率等有关系
B.亚稳态打两拍就可以消除
C.数字系统中，信号无法满足 setup 和 Hold 时容易出现亚稳态
D.当一个触发器进入亚稳态，既无法准确预测寄存器的输出电平，也很难预测何时输出才能
稳定在某个正确的电平上
B
15.对于相同位数输入的变量比较器，大于和小于的面积是一样的 （）
A.对
B.错误
解析：无符号数面积相同，有符号数面积不同。
B
16.以下说法关于低功耗的说法不正确的是：（）
A.采用合理的 powergating 方案可以降低功耗。
B.clockgating 可以降低芯片功耗
C.通过降低数据的翻转率可以降低功耗。
D.无论设计大小，一律采用先进工艺。
D
17.在 System Verilog 中，调用$ write 可以自动地在输出后进行换行。（）
A.正确
B.错误
解析：$ display 自动换行
B
在SystemVerilog中，$write 系统任务用于在仿真控制台上输出文本，但它不会在输出后自动添加换行符。如果你需要输出后自动换行，应该使用 $display 系统任务，它在输出文本后自动添加换行。
19.CPU 流水线级数越多，CPU 每周期处理的指令数就越多（）。
A.正确
B.错误
解析：单周期 CPU 正确，多周期 CPU 每周期的指令数和很多因素有关。
B
20.下列哪项不属于动态功耗? （）
A.电路短路功耗
B.电路翻转功耗
C.二极管反向电流引起的功耗
C
21.数字电路中用“1”和“0”分别表示两种状态，二者无大小之分（）
A.正确
B.错误
A
在数字电路中，“1” 和 “0” 通常用来表示两种不同的状态，例如高电平和低电平，或者逻辑真和逻辑假。这些状态用于表示信息的开和关，或是信号的存在与否，而不是用来表示任何固有的“大小”关系。因此，从数字逻辑的角度来看，“1” 和 “0” 之间没有大小之分，它们仅仅代表不同的状态或条件。
22.芯片的某条时序路径的保持时间不满足，可通过降低工作频率来满足保持时间（）。
A.正确
B.错误
B
保持时间 Thold 和时钟频率之间是没有关系，故降低时钟速度不能解决保持时间不满足
的问题，很多面试题喜欢在这里挖坑。
23.异步处理电路中，两级触发器同步方法可以确保第二级寄存器的输出不出现亚稳态。()
A.正确
B.错误
B
24.一个十进制数‐3，定点位宽为 4bit，在 Verilog 语言中分别用 2 进制补码表示为（）
A.4’b1100
B.4’b1101
C.4’b1011
D.4’b0011
B
4bit的十进制3表示方式：4’b0011
-3d的源码：4’b1011 补码：除符号位，其他位取反加1，4’b1101
26.格雷码的异步处理可以采用直接打拍的方式，在 STA 时不需要特殊检查（）
A.正确
B.错误
解析：STA 只适用于同步电路
A
28.某包处理器的工作时钟为 125MHz，在正常工作时，它可以每 32 个时钟周期处理个 64 字 节的以太包。则该包处理器的处理性能是（） .
A.2G bps
B.4G bps
C.1G bps
D.250M bps
A
解析：(64*8/32)/(1/125M)=2000M bps=2G bps
29.在同步电路设计中，逻辑电路的时序模型如下：
T1 为触发器的时钟端到数据输出端的延时，T2 和 T4 为连线延时，T3 为组合逻辑延时，T5
为时钟网络延时：
假设时钟 clk 的周期为 Tcycle；
假设 Tsetup. Thold 分别为触发器的 setup time， hold time.
那么，为了保证数据正确采样（该路径为 multi‐cycle 路径），下面哪个等式必须正确：（）
A.T1+T2+T3+T4＜Tcycle‐Tsetup +T5，T1+T2+T3+T4＞Thold
B.T1+T2+T3+T4+T5＜Tcycle‐Tsetup，T1+T2+T3+T4＞Thold
C.T1+T2+T3+T4＜Tcycle‐Tsetup，T1+T2+T3+T4+T5＞Thold
D.T1+T2+T3+T4＜Tcycle‐Tsetup+T5，T1+T2+T3+T4＞Thold+T5
D
30.为什么数字电路系统中只使用二进制?（）
A.自然界的本质决定
B.比十进制更简单
C.晶体管的特性决定
D.其他都正确
C
1.电路设计中需要关注 PPA，分别指（）
A.功耗
B.性能
C.面积
D.成本
ABC
解析：power，performance，area
3.在设计中，可以被用于进行不同时钟域隔离的 memory 类型为（）
A.two‐port Register File
B.single‐port Register File
C.single‐port RAM
D.dual‐port RAM
AD
4.芯片的工作条件主要是指（）
A.工艺
B.电压
C.温度
D.湿度
ABC
解析：对延时影响的因素——PVT 指的是工艺、电压和温度
5.以下哪几种因素会影响芯片的静态功耗（ACE）
A.工作电压
B.负载电容
C.工作温度
D.翻转活动因子
E.工艺
静态功耗，也称为漏电流，是集成电路在没有任何活动（即没有信号切换）时消耗的功率。它主要由晶体管在关闭状态下的微小电流造成，这种电流即使在电路不进行任何操作时也会流动。以下是对每个选项影响静态功耗的分析：
A. 工作电压：影响静态功耗。静态功耗与工作电压有关，因为漏电流会随着电压的增加而增加。
B. 负载服务器托管电容：主要影响动态功耗，而不是静态功耗。动态功耗与电路的切换频率、负载电容以及电压的平方成正比。
C. 工作温度：影响静态功耗。温度的升高会导致晶体管的漏电流增加，从而增加静态功耗。
D. 翻转活动因子：主要影响动态功耗。它表示电路在一定时间内的切换频率，与静态功耗无直接关系。
E. 工艺：影响静态功耗。不同的制造工艺会影响晶体管的特性，包括它们的漏电流。例如，随着工艺节点的缩小，漏电流往往会增加，从而影响静态功耗。
因此，影响芯片静态功耗的因素包括 A.工作电压、C.工作温度和E.工艺，所以正确的选项是ACE。
6.下面哪些语句是不可综合的（）
A.generate
B.always
C.time
D.initial
E.delays
CDE
7.在 IC 设计中，复位设计面临的主要问题包括（）
A.时钟域的同步
B.去毛刺
C.可否做 STA 检查
D.对时钟的依赖程度
ABD
解析：复位要做sta检查
8.下面关于 always 语句的使用描述正确的是（ABCD）
A.在组合 always 模块中使用阻塞赋值语句
B.在时序 always 模块中使用非阻塞赋值语句
C.避免在组合 always 模块中敏感信号列表中缺少信号
D.避免敏感信号列表中出现冗余信号
D选项存疑
9.125MHz 时钟域的多 bit 信号 A[127：0]需要同步到 25MHz 时钟域，可能使用的同步方式有 （）
A.双向握手
B.DMUX
C.打三拍
D.异步
ABD
10.某个时钟域的建立时间要求是 3ns，保持时间要求是 3ns，那么如下几个寄存器，存在时序收敛问题的是：
A.数据在一个时钟周期内的连续稳定时间为 6ns，且数据在触发器时钟有效沿前，保持稳定
不变的时间为 4ns，
B.数据在一个时钟周期内的连续稳定时间为 8ns，且数据在触发器时钟有效沿前，保持稳定
不变的时间为 4ns，
C.数据在一个时钟周期内的连续稳定时间为 8ns，且数据在触发器时钟有效治前，保持稳定
不变的时间为 2ns，
D.数据在一个时钟周期内的连续稳定时间为 6ns，且数据在触发器时钟有效沿前，保持稳定
不变的时间的 2ns。
ACD
解析：
setup hold ACD 均不满足时序要求
A 4 2
B 4 4
C 2 6
D 2 4
服务器托管，北京服务器托管，服务器租用 http://www.fwqtg.net
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先看看结果： 这个是根据上午发的文章的基础上更改的，很简单，只是用了一个定时器，初始化了4个比较器而已，就可以单独的控制每一路PWM的占服务器托管网空比了，好了，把源文件展示一下，完事去接孩子放学。 PWM.c文件： #include “stm32f10x.h…
