名称:简单秒表设计仿真
软件:Quartus
语言:Verilog
代码功能:
秒表显示最低计时为10ms,最大为59:99,超出返回00:00
具有复位、启动、暂停三个按键
四个数码管分别显示4个时间数字。
演示视频:简单秒表设计仿真verilog跑表_Verilog/VHDL资源下载
FPGA代码资源下载网:hdlcode.com
代码下载:
简单秒表设计仿真verilog跑表_Verilog/VHDL资源下载名称:简单秒表设计仿真(代码在文末付费下载)软件:Quartus语言:Verilog代码功能:秒表显示最低计时为10ms,最大为59:99,超出返回00:00具有复位、启动、暂停三个按键四个数码管分别显示4个时间数字。演示视频:FPGA代码资源下载网:hdlcode.com部分代码展示module stopwatch(input clk,//100Hz–对应10msinput start_keyhttp://www.hdlcod服务器托管网e.com/index.php?m=home&c=View&a=index&aid=200
部分代码展示
modulestopwatch( inputclk,//100Hz--对应10ms inputstart_key,//启动 inputstop_key,//暂停 inputreset_key,//复位 outputreg[7:0]display0,//输出数码管显示 outputreg[7:0]display1,//输出数码管显示 outputreg[7:0]display2,//输出数码管显示 outputreg[7:0]display3//输出数码管显示 ); parameteridle_state=3'd0; parametercnt_time_state=3'd1; parameterhold_time_state=3'd2; parameterreset_time_state=3'd3; reg[2:0]state=3'd0; //计时状态机 a服务器托管网lways@(posedgeclk) if(reset_key) state设计文档:
1.工程文件
2.程序代码
3.程序运行
4.Testbench
5.仿真图
秒表显示最低计时为10ms,最大为59:99,超出返回00:00
具有复位、启动、暂停三个按键
四个数码管分别显示4个时间数字。
1、整体仿真图
2、复位功能
3、启动按键
4、暂停按键
5、10ms毫秒计时
6、秒计时
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