vivado 调试术语

在
7
系列和
UltraScale
架构上
，
Vivado Debug Hub
核可在
FPGA
器件的
JTAG
边界扫描
(BSCAN)
接口与下列类型的 Vivado 调试核之间提供
1
个接口
：

•
Integrated Logic Analyzer (ILA)

•
Virtual Input/Output (VIO)

•
Integrated Bit Error Ratio Tester (IBERT)

•
服务器托管网 JTAG-to-AXI

• 存储器
IP

重要提示
！
Vivado Debug Hub
核无法例化到设计中。该核由
Vivado
在
opt_design
阶段中插入。

6、AXI4 Debug Hub 在 Versal
™
ACAP
架构上
，
AXI4 Debug Hub
作为
IP
核
，
可在
CIPS
的
AXI4 Master
接口与
Vivado
硬件调试核上的 AXI4-Stream 接口之间提供接口
，
其中包括
：

•
Integrated Logic Analyzer (ILA)

•
Virtual Input/Output (VIO)

• 软核存储器
IP

注释
：
像先前架构一样
，
在
Versal
器件上
，
AXI4 Debug Hub
既可手动例化为
IP
，
也可在执行
opt_design
期间自动 插入。

7、System ILA

System Integrated Logic Analyzer (System ILA) IP
核是一种逻辑分析器
，
它支持您对
FPGA
器件上的实现后的设计执行 系统内调试。如需监控 IP integrator
块设计中的接口和信号
，
请使用此
IP
。另外
，
您还可以使用此功能来触发硬件事 件相关的接口和信号并以系统级速度采集数据。这样可确保对 FPGA
或
ACAP
上的设计进行调试时
，
能够在硬件管理 器中直观演示接口事件。此 IP
可提供
AXI
接口调试和监控功能以及
AXI4-MM
和
AXI4-Stre服务器托管网am
协议检查能力。 由于 System ILA
核与受监控的设计同步
，
因此应用于您的设计的所有设计时钟约束也同样会应用于该
System ILA
核的 组件。如需获取有关 System ILA IP
核的详细文档记录
，
请参阅《
System Integrated Logic Analyzer LogiCORE IP
产品 指南》(
PG261
)
。

注释
：
在
Versal
™
器件上
，
可通过使用
Versal ILA
核来使用
System ILA
。

8、Debug Bridge

注释
：
在
Versal
架构上不支持
Debug Bridge IP
。

Debug Bridge IP
核属于可提供多个选项的控制器
，
用于与设计中的调试核进行通信。 Debug Bridge 的主要用例是使用赛灵思虚拟线缆
(XVC)
通过以太网或其它接口远程调试设计
，
无需
JTAG
线缆。 另一种常见用例是用于调试 Dynamic Function eXchange
和含现场更新的串联
(Tandem with Field Updates)
设计。如需 了解有关 Tandem with Field Updates
流程和
Debug Bridge
的更多信息
，
请参阅《
UltraScale+ Integrated Block for PCI Express LogiCORE IP 产品指南》
(
PG213
)
。
在 JTAG
并非首选通信和调试机制的系统中
，
也可将
Debug Bridge
与
PCIe

核搭配使用。如需了解有关将
PCIe
核与 Debug Bridge 搭配使用的
XVC
流程的更多信息
，
请参阅《
UltraScale+ Integrated Block for PCI Express LogiCORE IP 产品指南》(
PG213
)
。 如需获取有关 Debug Bridge IP
核的详细文档
，
请参阅《
Debug Bridge LogiCORE IP
产品指南》
(
PG245
)
。