vivado I/O延迟约束

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set_input_delay

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set_output_delay

输入延迟

set_input_delay命令指定输入端口上相对于时钟边缘的接口设计。

当考虑应用板时，输入延迟表示相位差

介于：

1.从外部芯片通过板传播到的输入封装引脚的数据FPGA，以及

2.相对基准板时钟。

因此，输入延迟值可以是正的或负的，这取决于时钟和数据设备接口处的相对相位。

使用输入延迟选项

尽管在Synopsys设计约束（SDC）标准中，cl服务器托管网ock选项是可选的，但它是Vivado IDE所要求的。相对时钟可以是设计时钟，也可以是虚拟时钟。

输入延迟命令选项包括：

•最小和最大输入延迟命令选项

•时钟下降输入延迟命令选项

•添加延迟输入延迟命令选项

最小和最大输入延迟命令选项

-min和-max选项为以下项指定不同的值：

•最小延迟分析（保持/移除）

•最大延迟分析（设置/恢复）

如果两者都不使用，则输入延迟值同时适用于最小值和最大值。

时钟下降输入延迟命令选项

-clock_fall选项指定输入延迟约束应用于定时路径由相对时钟的下降时钟边缘启动。如果没有此选项，Vivado IDE仅假定相对时钟的上升沿。不要将-clock_fall选项与-rise和-fall选项混淆。这些选项参考数据边缘而不是时钟边缘。

添加延迟输入延迟命令选项

在以下情况下，必须使用-add_delay选项：

•存在最大（或最小）输入延迟约束，以及

•您希望在同一端口上指定第二个最大（或最小）输入延迟约束。该选项通常用于相对于多于一个时钟边缘约束输入端口，例如DDR接口。

您可以仅将输入延迟约束应用于输入或双向端口，不包括时钟输入端口，这些端口将被自动忽略。不能将输入延迟约束应用于内部大头针set_input_delay命令选项的使用以下示例介绍了set_input_delay命令选项的典型用法。对于有关输入延迟约束方法的其他信息，请参阅超快中的此链接FPGA和SoC的设计方法指南（UG949）。

输入延迟示例一

此示例定义了相对于先前定义的最小和最大sysClk的输入延迟分析。